抗干擾能力對于MOS管驅(qū)動(dòng)電路是一個(gè)重要指標(biāo)，MOS管不是工作在一個(gè)理想的沒有任何電磁干擾的環(huán)境，在一些電磁環(huán)境惡劣的條件下，如果我們的驅(qū)動(dòng)電路設(shè)計(jì)的不盡合理，可能會出現(xiàn)MOS管誤打開或者非受控關(guān)斷，輕則影響性能，重則會對用戶造成傷害。
對于MOS管驅(qū)動(dòng)電路而言，這種情況的發(fā)生一般是由于gate-source寄生米勒電容的非正常充放電導(dǎo)致的，而影響因素主要是gate極等效串聯(lián)電阻，寄生電感，寄生電容等因素，所以我們主要針對這三方面進(jìn)行針對性電路設(shè)計(jì)來提升電路的抗干擾能力。
提升抗干擾的針對措施
1.柵極串聯(lián)電阻降低源極寄生電感導(dǎo)致的振蕩
我們在實(shí)際調(diào)試MOS管驅(qū)動(dòng)電路時(shí)，如果大家用示波器測一下MOS管gate極的波形，就會發(fā)現(xiàn)MOS管每次打開時(shí)，其柵極波形會出現(xiàn)類似于正弦波的阻尼振蕩，這不僅使得MOS開關(guān)不穩(wěn)定，降低其抗干擾能力，也會增大開關(guān)損耗，那么為什么會出現(xiàn)？如何解決呢？
MOS開/關(guān)振蕩
實(shí)際的MOS模型大家可以參考下圖，理想的MOS沒有Rgt，Lgt，以及Cgs等，但是現(xiàn)實(shí)的MOS這些都有，此時(shí)你會發(fā)現(xiàn)，Rgt+Lgt+Cgs那不就成了典型的RLC振蕩電路么，沒錯(cuò)就是這樣；
所以當(dāng)我們給高電平想開啟MOS的時(shí)候，就會出現(xiàn)振鈴波，同樣我們給低電平想關(guān)閉MOS時(shí)也是一樣，都是電容電感的充放電在作妖。
理解了原因，那么如何解決這一問題呢？
解決問題的關(guān)鍵就是Rgt電阻，因?yàn)閷τ赗LC振蕩電路而言，Rgt是耗能器件，每一次振蕩，它都會消耗能量，從而減弱下一次的振蕩幅值，這也是實(shí)際的波形峰值越來越低的原因；
當(dāng)然Rgt是MOS內(nèi)部的寄生電阻，其阻值很小，所以我們一般需要外部在串聯(lián)一個(gè)電阻，串聯(lián)電阻的阻值計(jì)算公式如下，其中Rdv是外部PCB網(wǎng)絡(luò)走線寄生電阻，電阻大了能緩解電壓過沖的問題，但是也不是越大越好，因?yàn)樘罅擞謺?dǎo)致MOS開啟速度過慢，所以需要綜合考慮。
2.柵源并聯(lián)電阻提升抗dv/dt干擾能力
當(dāng)dv/dt過大時(shí)，可以會使得MOS誤打開，這是由于流過Cgd電容的電流在G極形成正壓，從而引起MOS誤打開，通常通過在器件的柵極和源極端子間加入一個(gè)電阻器來提供保護(hù)，電阻的計(jì)算公式參考下面；
根據(jù)公式可以看出來，要想計(jì)算我們需要多大的并聯(lián)電阻，還需要清楚我們的電路最差的dv/dt是多少，這個(gè)就需要實(shí)際測試了。
本文主要講解了提升MOS管驅(qū)動(dòng)電路抗干擾能力的方法以及計(jì)算方式。
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